mini_aes verilog code in xilinx ise design suite

arfi0070 2015-04-20 14:26:31
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Windows

Verilog

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Description

size:16px;"># $Id：自述，2005年-12-06 v1.1.1.1 2:47:45 Exp $ arif_endro

目录布局

.
| — — 板凳-> 测试 benchdirectory
|
| — — 数据-> 数据 files,'ecb_tbl.txt\' 用于核查文件。
|
|-doc-> documentationfiles
|
' — — 源-> VHDL 源代码的这个项目。

试验台

如果你想要运行测试工作台，然后转到长椅上的子目录中，
然后运行协同文件，即 'modelsim_bench.do\'。这种模拟
将生成输出到一个文件中被称为 'ecb_tbl_result_enc.txt\' 和
'ecb_tbl_result_dec.txt\'，然后你可以分析这些文件，以查看
结果。

此致敬礼

Arif E.努格罗霍

File list

Tips: You can preview the content of files by clicking file names^_^

Name	Size	Date
	0.00 B	2013-02-20\|20:45
	0.00 B	2013-02-20\|20:45
	0.00 B	2013-02-20\|20:45
	0.00 B	2013-02-20\|20:45
	0.00 B	2013-02-20\|20:45
aes.pdf	815.03 kB	2013-02-20\|20:43
	0.00 B	2013-02-20\|20:45
test_table_lookup.v	1.36 kB	2012-10-14\|06:02
test_aes_256.v	1.85 kB	2012-10-20\|01:21
test_aes_192.v	1.81 kB	2012-10-20\|01:21
test_aes_128.v	2.31 kB	2012-10-20\|01:21
simulation.do	424.00 B	2012-10-14\|07:02
Read_Me.txt	527.00 B	2012-10-14\|07:02
test_endian.v	866.00 B	2012-10-14\|06:02
	0.00 B	2013-02-20\|20:45
	0.00 B	2013-02-20\|20:45
constraints.ucf	10.55 kB	2012-10-20\|00:50
	0.00 B	2013-02-20\|20:45
README	124.00 B	2013-01-07\|22:14
gen_test_case.c	2.58 kB	2013-01-07\|22:14
sbox.h	4.23 kB	2013-01-07\|22:14
aes.c	11.29 kB	2013-01-07\|22:14
LICENSE	11.09 kB	2012-10-14\|06:02
	0.00 B	2013-02-20\|20:45
aes_192.v	5.87 kB	2012-10-16\|07:20
aes_128.v	2.62 kB	2012-10-16\|07:20
aes_256.v	4.37 kB	2012-10-16\|07:20
round.v	2.58 kB	2012-10-16\|07:20
table.v	14.40 kB	2012-10-16\|07:20
NOTICE	573.00 B	2012-10-14\|06:02

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